Kategori: VHDL
VHDL Veri Tipleri – signed ve unsigned Tipleri
signed ve unsigned veri tipi tanımlamaları std_logic_vector’e benzer şekilde yapılmaktadır. signed tipi VHDL dilinde kodda işaretli sayılar (2’ye tümleyen) için kullanılır. unsigned tipi işaretsiz sayılar için kullanılır.
VHDL Veri Tipleri – std_logic ve std_logic_vector Tipleri
VHDL kodunun daha etkin yazılması için VHDL veri tiplerinin bilinmesi gerekmektedir. Bu nedenle bu bölümde VHDL dilinin daha etkin kullanımı için temel veri tipleri tanıtılmaktadır. Belirtilen veri tipleri kullanılan kütüphanelerle birlikte ön tanımlı olarak gelmektedir.
VHDL Veri Tipleri – bit ve bit_vector Tipleri
VHDL kodunun daha etkin yazılması için VHDL veri tiplerinin bilinmesi gerekmektedir. Bu nedenle bu bölümde VHDL dilinin daha etkin kullanımı için temel veri tipleri tanıtılmaktadır. Belirtilen veri tipleri kullanılan kütüphanelerle birlikte ön tanımlı olarak gelmektedir.
VHDL’de Açıklama Metni Tanımlama ve Veri Nesnelerinin Adlandırılması
Bu yazıda VHDL’de kod içerisinde açıklama metinlerinin nasıl tanımlanacağı ile birlikte kodlama esnasında adlandırma yaparken uyulması gereken kurallardan bahsedilmektedir.
VHDL Veri Nesneleri – constant Veri Nesnesi
signal ve variable nesnelerinin aksine constant nesnelerinin değeri değiştirilemez. Bu yüzden tasarımda Bu yazıda constant veri nesnesi kullanımına ait sözdizimi amlatılmıştır.
VHDL Veri Nesneleri – variable Veri Nesnesi
VHDL’de tasarım yaparken kullanmak istediğimiz verileri yönetebileceğimiz üç temel veri nesnesi mevcuttur: signal, variable, constant. Veri nesnelerinden signal ve variable içeriği değişebilen verilerde kullanılırken sabit değerler için constant veri nesnesi kullanılmaktadır. Bilgisayar programlama dillerinden farklı olarak VHDL dili ile yapılan tasarımlar karşılığında fiziksel bir devre sentezlendiği unutulmamalı ve bu başlık altında anlatılan kavramlara her zaman bu açıdan bakılmalıdır.
VHDL Veri Nesneleri – signal Veri Nesnesi
VHDL’de tasarım yaparken kullanmak istediğimiz verileri yönetebileceğimiz üç temel veri nesnesi mevcuttur: signal, variable, constant. Veri nesnelerinden signal ve variable içeriği değişebilen verilerde kullanılırken sabit değerler için constant veri nesnesi kullanılmaktadır. Bilgisayar programlama dillerinden farklı olarak VHDL dili ile yapılan tasarımlar karşılığında fiziksel bir devre sentezlendiği unutulmamalı ve bu başlık altında anlatılan kavramlara her zaman bu açıdan bakılmalıdır.
Dijital Kronometre Uygulamasının Nexys 4 Kartı Üzerinde Gerçeklenmesi
Bu yazıda Nexys 4 bordu üzerinde kronometrenin VHDL ile donanımsal gerçeklenmesine ait video ve kodlar bulunmaktadır. Gerçekleştirilen sistem butonlar aracılığı ile başlatma, durdurma ve sıfırlama özelliklerine sahiptir. Krononemtre değerleri seven segment dispilaylerde sergilenmektedir.
VHDL Nitelikleri (Attributes)
VHDL dilinde ayrıca kod yazmayı kolaylaştıran ve tekrar kullanılabilirliği arttıran nitelik (attributes) tanımlamaları da mevcuttur. VHDL dilinde ön tanımlı olarak gelen nitelik (attributes) tanımlamaları olduğu gibi, kullanıcılar da kendi tanımlamalarını oluşturabilmektedir. Bu bölümdeki başlıklar operatörlerin öncelik sırasına göre düzenlenmiş olup operatör tanımlamalarından sonra ise nitelik (attributes) tanımlamalarından bahsedilmiştir. Nitelik tanımlamaları özellikle genelleştirilebilir (generic design) tasarım yapmak adına oldukça faydalı araçlardır….
VHDL Operatörleri – Diğer Operatörler ve Operatörlerin Kullanımı
Diğer Operatörler Yukarıda verilen tanımlamada çıkış değerine, in_giris_1 değerinin 3. dereceden kuvveti atanmaktadır. Örneğin in_giris_1 değeri “010” olsun. Bu durumda out_cikis değerine “000001000” atanmaktadır. Yukarıda verilen tanımlamada çıkış değerine, in_giris_1 değerinin mutlak değeri atanmaktadır. Örneğin in_giris_1 değeri “010” olsun. Bu durumda out_cikis değerine “010” atanmaktadır. in_giris_1 değeri “101” olduğu durumda ise out_cikis değerine “011” atanmaktadır. Yukarıda verilen tanımlamada çıkış değerine,…