Kategori: VHDL
VHDL Operatörleri – Toplama, Çıkarma ve Ekleme Operatörleri
VHDL dilinde kullanılan toplama, çıkarma ve ekleme operatörleri aşağıda listelenmiştir: out_cikis <= in_giris_1 + in_giris_2; Yukarıda verilen tanımlamada çıkış değerine in_giris_1 ve in_giris_2 değerlerinin toplamı atanmaktadır. Örneğin in_giris_1 değeri”1010” ve in_giris_2 değeri “0101” olsun. Bu durumda out_cikis değerine “1111” olmaktadır. out_cikis <= in_giris_1 – in_giris_2; Yukarıda verilen tanımlamada çıkış değerine in_giris_1 değerinden in_giris_2 değerinin farkı atanmaktadır. Örneğin in_giris_1 değeri“1010” ve…
VHDL Operatörleri – İlişkisel Operatörler
VHDL dilinde kullanılan ilişkisel operatörler aşağıda listelenmiştir: Yukarıda verilen tanımlamada eğer A ve B değerleri birbirine eşit ise out_cikis değerine in_giris_1, aksi durumda in_giris_2 değeri atanmaktadır. Yukarıda verilen tanımlamada eğer A ve B değerleri birbirine eşit değil ise out_cikis değerine in_giris_1, aksi durumda in_giris_2 değeri atanmaktadır. Yukarıda verilen tanımlamada eğer A değeri B değerinden küçük ise out_cikis değerine in_giris_1, aksi…
VHDL Operatörleri – Mantıksal Operatörler
VHDL dilinde tasarım yaparken kullanılabilecek 3 tür operatör mevcuttur. Bunlar sırasıyla:
Mantıksal (Booelean) Operatörler, Aritmetik Operatörler,İlişkisel Operatörler’dir. Yukarıda verilen liste operatörlerin öncelik sırasına göre sıralanmış olup, aynı tür operatörlerin kendi aralarında bir öncelik sırası yoktur. VHDL dilinde ayrıca kod yazmayı kolaylaştıran ve tekrar kullanılabilirliği arttıran nitelik (attributes) tanımlamaları da mevcuttur. VHDL dilinde ön tanımlı olarak gelen nitelik (attributes) tanımlamaları olduğu gibi, kullanıcılar da kendi tanımlamalarını oluşturabilmektedir. Bu bölümdeki başlıklar operatörlerin öncelik sırasına göre düzenlenmiş olup operatör tanımlamalarından sonra ise nitelik (attributes) tanımlamalarından bahsedilmiştir. Nitelik tanımlamaları özellikle genelleştirilebilir (generic design) tasarım yapmak adına oldukça faydalı araçlardır.
Temel VHDL Bileşenleri – 2
Temel VHDL bileşenlerinde örnek uygulama olarak yarı toplayıcı devresi gerçekleştirilmiştir. Yarı toplayıcı devresi dışardan elde girişi olmadan sadece ikili (binary) giriş değerlerini toplayarak çıkışa aktarır. VHDL kodları bu tanıma göre yazılmıştır.
Temel VHDL Bileşenleri – 1
VHDL ile tasarım yapılmadan önce VHDL dilinin temel mantığını kavramak gerekmektedir. Her şeyden önce VHDL ile yazılan kodların herhangi bir programlama dilindeki gibi yorumlanıp, derlenip çalıştırıldığı düşünülmemelidir. VHDL ile yazılan kodlara karşılık FPGA üzerinde belirtilen işi yapacak bir mantık devresi sentezlenmektedir. Yapılan tasarıma karşılık fiziksel bir devre oluşturulmaktadır. VHDL ile tasarım yapılırken bu durum asla unutulmamalıdır.
Xilinx Vivado ile Benzetim (Video Anlatımı)
Bu yazıda VIVADO programı ile proje içerisinde yazdığınız VHDL kodunun benzetiminin gerçekleştirilemesi için gerekli aşamaları anlatan video bulunmaktadır. Mehmet Muzaffer Kösten anlatımı ile gerçekleştirdiğimiz video VIVADO ile VHDL kodlarının benzetimlerinin yapılması aşamalarında size yardımcı olacaktır.
Xilinx Vivado İle Yeni Proje Oluşturma (Video Anlatımı)
Bu yazıda VIVADO programı ile yeni proje oluşturulması ve proje içersinde VHDL kodunun eklenmesi aşamalarını anlatan video bulunmaktadır. Mehmet Muzaffer Kösten anlatımı ile gerçekleştirdiğimiz video VIVADO ile proje oluşturulması ve VHDL kodlarının eklemesi aşamalarında size yardımcı olacaktır.
VIVADO Programının İndirilmesi ve Kurulması (Video Anlatımı)
Bu yazıda VIVADO programının Xilinx.com sitesinden indirilmesi ve bununla birlikte kurulum aşamalarını anlatan video bulunmaktadır. Sitede gerçekleştirilen tüm uygulamaların gerçekleştirilebilmesi için VIVADO programının bilgisayarınızda kurulu olması gerekmektedir. Mehmet Muzaffer Kösten anlatımı ile gerçekleştirdiğimiz video programın kurulması aşamasında size yardımcı olacaktır.
Xilinx Vivado ile Benzetim
VHDL ile tasarım yapmanın önemli adımlarından biri de, yaptığımız tasarımın doğru çalışıp çalışmadığını öğrenmek için yapmamız gereken benzetim (simülsayon) adımıdır. Bu adım bize tasarımımızda bulunan olası sorunları ortaya çıkarma fırsatı sunmaktadır. Bu sayede tasarımımızı fiziksel ortamda sınamak yerine sanal bir ortamda sınayıp doğru çalıştığına emin olduktan sonra sentezleme adımına geçebiliriz. Yapılan tasarıma bağlı olmakla birlikte sentezleme işlemi saatler sürebilmektedir. Kimse saatler süren bir sentezleme işleminden sonra yaptığı tasarımın hatalı olduğunu görmek istemez çünkü harcanan tüm emek ve saatler süren sentezleme işlemi boşa gitmiştir. Bu nedenlerden dolayı yaptığımız tasarımları mutlaka benzetim ortamında denemeliyiz.
Xilinx Vivado İle Yeni Proje Oluşturma
Bu sitede anlatılan tüm çalışmalar Xilinx firması tarafından sağlana Xilinx Vivado Design Suite (WebPACK) kullanılarak gerçekleştirilmiştir. Xilinx Vivado Design Suite (WebPACK) geliştirme ortamı www.xilinx.com adresinden indirilebilir ve ücretsiz bir şekilde kullanılabilir. Bu anlatımlardaXilinx Vivado 2014.3 sürümü kullanılmıştır ve anlatımlar bu sürüm temel alınarak yapılmıştır.