signal ve variable nesnelerinin aksine constant nesnelerinin değeri değiştirilemez. Bu yüzden tasarımda kullanılacak sabit değerlerin saklanması için kullanılmalıdır. Bu fark dışında constant tanımlaması signal ve variable ile benzerdir. Aşağıda constant veri nesnesi kullanımına ait sözdizimi verilmiştir.
constant sabit_adi : tip_adi := sabit_deger;
Sabit kullanımının amacı, sayı veya değerin yerine, sabit ismi kullanarak kodun okunabilirliğini arttırmaktır. Aşağıda örnek constant bildirimleri verilmiştir:
constant bir : bit_vector(7 downto 0) := "00000001"; constant bir : std_logic_vector(7 downto 0) := "00000001"; constant bir : integer := 1;
Bu tanımlamayla birlikte VHDL kodunda bir değeri bit_vector tipinde 8 bitlik “00000001“, std_logic_vector tipinde 8 bitlik “00000001” ve integer tipinde 1 değerleri yerine kullanılabilmektedir.
constant veri nesnesi VHDL kodunda sekiz yerde tanımlanabilmektedir. Bunlar:
- package,
- package
- body,
- block,
- entity,
- architecture,
- process,
- procedure,
- function.
constant veri nesnesinin yukarıda verilen tanımlanma alanlarından architecture ve package içerisinde kullanım örnekleri aşağıda verilmiştir.
Mimarinin tanımlama bölümünde
.. .. architecture Behavioral ornek is constant bayrak : std_logic := ‘1’; constant toplam : bit_vector(0 to 3) := “0010”; constant sayac : integer range 0 to 255 := 128; begin .. ..
- Paket (package) tanımlama bölümünde.
.. .. package ornek is constant bayrak : std_logic := ‘1’; constant toplam : bit_vector(0 to 3) := “0010”; constant sayac : integer range 0 to 255 := 128; end ornek; .. ..
