variable veri nesnesi ile signal veri nesnesi arasındaki en önemli fark, variable veri nesnesinin içeriğinin hemen güncellenmesidir. Bu yüzden içeriğin sıklıkla değiştiği döngüler, değişken indisleri, saklanması gereken ara işlem değerleri v.b. gibi durumlarda kullanılmaktadır.
Aşağıda variable veri nesnesi kullanımına ait sözdizimi verilmiştir.
variable degisken_adi : tip_adi := baslangic_degeri;
Yukarıda verilen tanımlamada := işaretinden sonra verilen kısımda tanımlanan variable değişkene ilk değer ataması (tanımlanan variable değişkenin tipine uygun şekilde) yapılmaktadır. Bu kullanım isteğe bağlı olup, istendiği takdirde yapılmayabilir fakat genel bir tavsiye olarak ilk değer ataması önerilen bir kullanımdır.
variable veri nesnesi VHDL kodunda üç yerde tanımlanabilmektedir.
process tanımlama bölümünde:
.. .. process(…) variable bayrak : std_logic; variable toplam : bit_vector(0 to 3); variable sayac : integer range 0 to 255; begin .. .. end process; .. ..
- function tanımlama bölümünde :
.. .. function fonksiyon_adi(parametreler listesi) return donus_tipi is variable bayrak : std_logic; variable toplam : bit_vector(0 to 3); variable sayac : integer range 0 to 255; begin .. .. end fonksiyon_adi; .. ..
procedure tanımlama bölümünde
.. .. procedure procedure_adi(parametreler listesi)is variable bayrak : std_logic; variable toplam : bit_vector(0 to 3); variable sayac : integer range 0 to 255; begin .. .. end procedure_adi; .. ..
