VHDL Veri Tipleri – Port Dizileri ve Record Tanımlaması
Port Dizileri VHDL dilinde entity kısmında doğrudan istenilen tipte veri nesnesi tanımlayıp kullanmak mümkün değildir. VHDL dili ancak önceden tanımlanmış veri nesnelerinin entity kısmında kullanılmasına izin vermektedir. Bu kısıtlama ile en çok karşılaşılan durum ise entity kısmında çok boyutlu dizilerin kullanılmaya çalışıldığı anlardır. Bu kısıtlamadan kurtulmak ve istediğiniz veri nesnesini (kendinize özel tanımladıklarınız da dâhil olmak üzere) kullanmak için kullanılan…
VHDL Veri Tipleri – Diziler
std_logic_vector ve bit_vector tipleri std_logic ve bit sinyallerinden oluşan dizilerdir. Bu dizilerin VHDL standardına göre gösterimi aşağıdaki gibidir. Yukarıdaki gösterimden de görüleceği üzere dizilerin uzunlukları belirtilmemiştir. Dizi uzunluğu veri tipi tanımlanacağı zaman kullanıcı tarafından belirtilir. Yukarıda t_Kelime_10 tipi ile tanımlanan r_Kelime_10 sinyali, 10 elemanlı std_logic veri tipinden meydana gelmektedir. VHDL’de diziler çok boyutlu olabilir. Dizi tanımlamalarını kavramak için öncelikle bir…
VHDL Veri Tipleri – Alt-Tipler (Subtype)
VHDL dili var olan veri tiplerini kullanarak alt tipler oluşturmaya izin vermektedir. Bu sayede var olan veri tipinin özellikleri korunarak alt tipler oluşturmak mümkün olmaktadır. VHDL dilinde subtype söz dizimi ile tanımlı olan tiplerden, sınırlı alt tipler oluşturulabilmektedir. Aşağıda subtype söz dizimi verilmiştir. Aşağıda örnek alt tip tanımlamaları verilmiştir.
VHDL Veri Tipleri – Tip Dönüşümleri
VHDL güçlü bir tip kontrol dilidir. Bunun anlamı, bir sinyal tipinin, başka bir sinyal tipine atanmasına izin vermemektedir. Hatta bit ve std_logic gibi, birbiri ile uyumlu gibi görünen sinyallerin birarada kullanmasına da izin vermez. Bu durumu önlemek amacı ile kodlamaya başlamadan önce kullanılacak olan tip önceden belirlenmelidir. Kodlamada tip dönüşümü gereksinimi duyulduğunda bir türden diğer türe, tip dönüşüm fonksiyonu ile…
VHDL Veri Tipleri – boolean Tipi ve Listeleme Tipi (Enumaration)
boolean Tipi boolean tipinde bir nesne iki değişkene sahiptir: Eğer sonuç TRUE ise çıkış 1, FALSE ise çıkış 0 olmaktadır. Bu tipe ait tanımlama aşağıda verilmiştir. signal bayrak : boolean; Listeleme Tipi (Enumaration) Listeleme tipi kullanıcının belirlediği olası değerlerdir. Bu tipe ait genel kullanıcı şekli aşağıda verilmiştir. Köşeli parantez, bir veya daha fazla eklenebilir öğelerin içirilebileceğini göstermektedir. Bu tip en…
VHDL Veri Tipleri – INTEGER Tipi
VHDL standardında aritmetik operatörlerin kullanımı ve ikili sayıların gösterimi için integer tipi kullanmak da mümkündür. integer tipinde, std_logic_vector tipinden farklı olarak bit sayısı belirtmeye gerek yoktur. Varsayılan olarak integer sayı tipi 32 bittir.
VHDL Veri Tipleri – signed ve unsigned Tipleri
signed ve unsigned veri tipi tanımlamaları std_logic_vector’e benzer şekilde yapılmaktadır. signed tipi VHDL dilinde kodda işaretli sayılar (2’ye tümleyen) için kullanılır. unsigned tipi işaretsiz sayılar için kullanılır.
VHDL Veri Tipleri – std_logic ve std_logic_vector Tipleri
VHDL kodunun daha etkin yazılması için VHDL veri tiplerinin bilinmesi gerekmektedir. Bu nedenle bu bölümde VHDL dilinin daha etkin kullanımı için temel veri tipleri tanıtılmaktadır. Belirtilen veri tipleri kullanılan kütüphanelerle birlikte ön tanımlı olarak gelmektedir.
VHDL Veri Tipleri – bit ve bit_vector Tipleri
VHDL kodunun daha etkin yazılması için VHDL veri tiplerinin bilinmesi gerekmektedir. Bu nedenle bu bölümde VHDL dilinin daha etkin kullanımı için temel veri tipleri tanıtılmaktadır. Belirtilen veri tipleri kullanılan kütüphanelerle birlikte ön tanımlı olarak gelmektedir.
VHDL’de Açıklama Metni Tanımlama ve Veri Nesnelerinin Adlandırılması
Bu yazıda VHDL’de kod içerisinde açıklama metinlerinin nasıl tanımlanacağı ile birlikte kodlama esnasında adlandırma yaparken uyulması gereken kurallardan bahsedilmektedir.