VHDL Veri Tipleri – Alt-Tipler (Subtype)

VHDL dili var olan veri tiplerini kullanarak alt tipler oluşturmaya izin vermektedir. Bu sayede var olan veri tipinin özellikleri korunarak alt tipler oluşturmak mümkün olmaktadır. VHDL dilinde subtype söz dizimi ile tanımlı olan tiplerden, sınırlı alt tipler oluşturulabilmektedir.  Aşağıda subtype söz dizimi verilmiştir.

subtype alt_tipi_adi is ana_tip sinir_limiti;

Aşağıda örnek alt tip tanımlamaları verilmiştir.

subtype hex_kelime is std_logic_vector(3 downto 0);
subtype byte is bit_vector(7 downto 0);
subtype sayac is integer range 0 to 15;
subtype dogal_sayilar is integer range 0 to 2^31-1;
subtype pozitif_sayilar is integer range 1 to 2^31-1;

Bir yanıt yazın

E-posta adresiniz yayınlanmayacak. Gerekli alanlar * ile işaretlenmişlerdir