Kategori: Yazılar
VHDL’de PACKAGE Kullanımı
package, VHDL dilinde tanımlanacak olan type, function gibi genel ifadeleri tanımlamada kullanılır. package iki temel bömlümden oluşur: Genel olarak paket dosyasında tanımlama işlemi aşağıdaki gibi yapışmaktadır. Örnek 1: Aşağıda örnek olarak oluşturulan benim_paketim.vhd VHDL paketi verilmiştir. benim_paketim paketi içerisinde tanımlama bölgesinde 6-7. Satırlarda bir bitlik std_logic tipinde r_giris_1, r_giris_2 sinyalleri, 8. satırda integer tipinde VERI_UZUNLUGU sabiti ve 9-10. satırlarda VERI_UZUNLUGU…
VHDL’de Procedure Kullanımı
Fonksiyonun aksine procedure VHDL dilinde tanımlanan diğer söz dizimlerini de kullanılabilmektedir. Fonksiyon gibi bir değer döndürmez. VHDL kodundaki pozisyonlarına (mimari veya process içerisinde) bağlı olarak eş zamanlı veya sıralı olarak gerçeklenebilmektedir. procedure modül içerisinde VHDL kodunun analizini kolaylaştırmaktadır. Çıkış parametrelerini kullanarak değişkenlerin sayılarını döndürebilir. Söz dizimi aşağıdaki gibidir : Aşağıda 4 bitlik tam toplayıcı devresinin procesdure kullanılarak gerçeklenmesi gösterilmiştir. Örnek…
VHDL’de Function Kullanımı
Fonksiyon hesaplama değerleri veya davranış tanımlaması için bir algoritmanın tanımlı olduğu alt programdır. Fonksiyonun önemli özelliği belirli bir tipe ait değerde dönüş sağlamasıdır. Fonksiyonun bu özelliği diğer alt program tiplerinden en önemli farkıdır. Aşağıda VHDL dilinde fonksiyon tanımlama sözdizimi verilmiştir. Aşağıda ayni_giris isimli fonksiyonda 4 bitlik giriş sinyallerinin bir biri ile aynı olması durumunda 1 aksi durumda 0 döndürülmektedir. ayni_giris…
VHDL’de GENERIC Kullanarak ENTITY Tanımlama
4 bitlik bir toplayıcı için art arda 4 adet tam toplayıcı devresinin birbirine bağlanması gerekmektedir. Eğer tasarlanan sistem 4 bitlik yerine artık 8 bitlik bir toplayıcı olarak kullanılacaksa bu sefer 8 adet tam toplayıcı devresinin birbirine bağlanması gerekmektedir. Bu sayı arttıkça kod içerisinde yapılacak değişikliklerin sayısı da artmaktadır (Şekil 1). Bu durumu kontrol altına alabilmek amacı ile VHDL dilinde parametrik…
VHDL’de Alt Devre Tanımlama – PORT MAP Kullanımı
VHDL varlığında, bir kaynak kod dosyası başka bir kaynak dosyası altında alt devre olarak kullanılabilir. VHDL dilinde alt devre component olarak adlandırılır. Giriş çıkış portlarından oluşan bileşenlerin tanımı, component tanımlamaya uygun olarak yapılmalıdır. Bu tanımlama, ana kod içerisinde tanımlama bölgesinde (architecture Behavioral of varlik_adi is ile begin arasında) veya package içerisinde tanımlanabilmektedir. Ana kod içerisinde alt devre aşağıdaki gibi tanımlanabilmektedir….
VHDL’de Veri Nesnesi Değerleri ve Numaraları
signal veri nesnesi devredeki tekli lojik sinyalleri (bit), çoklu lojik sinyalleri ve ikili sayıların gösteriminde kullanılır: constant ve variable veri nesnelerinde gösterimi signal ile aynı şekilde yapılmaktadır. Çoklu Veri Nesnesi Değer Atanması Aşağıda çoklu sinyal atamaları örnekleri gösterilmiştir. Bu gösterimlerin hepsi aynı atamayı ifade etmektedir.
VHDL Veri Tipleri – Port Dizileri ve Record Tanımlaması
Port Dizileri VHDL dilinde entity kısmında doğrudan istenilen tipte veri nesnesi tanımlayıp kullanmak mümkün değildir. VHDL dili ancak önceden tanımlanmış veri nesnelerinin entity kısmında kullanılmasına izin vermektedir. Bu kısıtlama ile en çok karşılaşılan durum ise entity kısmında çok boyutlu dizilerin kullanılmaya çalışıldığı anlardır. Bu kısıtlamadan kurtulmak ve istediğiniz veri nesnesini (kendinize özel tanımladıklarınız da dâhil olmak üzere) kullanmak için kullanılan…
VHDL Veri Tipleri – Diziler
std_logic_vector ve bit_vector tipleri std_logic ve bit sinyallerinden oluşan dizilerdir. Bu dizilerin VHDL standardına göre gösterimi aşağıdaki gibidir. Yukarıdaki gösterimden de görüleceği üzere dizilerin uzunlukları belirtilmemiştir. Dizi uzunluğu veri tipi tanımlanacağı zaman kullanıcı tarafından belirtilir. Yukarıda t_Kelime_10 tipi ile tanımlanan r_Kelime_10 sinyali, 10 elemanlı std_logic veri tipinden meydana gelmektedir. VHDL’de diziler çok boyutlu olabilir. Dizi tanımlamalarını kavramak için öncelikle bir…
VHDL Veri Tipleri – Alt-Tipler (Subtype)
VHDL dili var olan veri tiplerini kullanarak alt tipler oluşturmaya izin vermektedir. Bu sayede var olan veri tipinin özellikleri korunarak alt tipler oluşturmak mümkün olmaktadır. VHDL dilinde subtype söz dizimi ile tanımlı olan tiplerden, sınırlı alt tipler oluşturulabilmektedir. Aşağıda subtype söz dizimi verilmiştir. Aşağıda örnek alt tip tanımlamaları verilmiştir.
VHDL Veri Tipleri – Tip Dönüşümleri
VHDL güçlü bir tip kontrol dilidir. Bunun anlamı, bir sinyal tipinin, başka bir sinyal tipine atanmasına izin vermemektedir. Hatta bit ve std_logic gibi, birbiri ile uyumlu gibi görünen sinyallerin birarada kullanmasına da izin vermez. Bu durumu önlemek amacı ile kodlamaya başlamadan önce kullanılacak olan tip önceden belirlenmelidir. Kodlamada tip dönüşümü gereksinimi duyulduğunda bir türden diğer türe, tip dönüşüm fonksiyonu ile…