Bu sitede anlatılan tüm çalışmalar Xilinx firması tarafından sağlana Xilinx Vivado Design Suite (WebPACK) kullanılarak gerçekleştirilmiştir. Xilinx Vivado Design Suite (WebPACK) geliştirme ortamı www.xilinx.com adresinden indirilebilir ve ücretsiz bir şekilde kullanılabilir. Bu anlatımlardaXilinx Vivado 2014.3 sürümü kullanılmıştır ve anlatımlar bu sürüm temel alınarak yapılmıştır.
Vivado programını kurduktan sonra programı başlattığınızda karşınıza Şekil 1’de gösterilen ekran gelecektir.
Açılış ekranı karşımıza geldikten sonra Create New Project sembolünü seçerek devam ediyoruz. Bir sonraki ekranda Next diyerek ilerliyoruz (Şekil 2).
Şekil 2 Proje Oluşturma – 1
İlk olarak projemizin ismini ve çalışma dizinimizi belirliyoruz. Şekil 3’te bu ekrana ait görüntü verilmiştir.
Şekil 3 Proje Oluşturma – 2
Bir sonraki ekranda ise oluşturacağımız projenin türünü seçiyoruz. Bu ekranda RTL Project seçeneğini seçerek Next tuşu ile devam ediyoruz. Şekil 4’te bu ekrana ait görünüm verilmiştir.
Şekil 4 Proje Oluşturma – 3
Proje türünü seçtikten sonra projede kullanılacak kaynak dosyaların seçiminin yapıldığı ekranla devam ediyoruz. Burada Target Language kısmında VHDL dilini seçiyoruz. Bu ekranda daha önceden kullanılan dosyaları seçmek mümkün olduğu gibi, yeni kaynak dosyaları da oluşturmak mümkündür. Fakat şimdilik bu ekrana Next diyerek devam ediyoruz.
Şekil 5 Proje Oluşturma – 4
Kaynak dosya seçim ekranından sonra var olan IP’lerin (Intellectual Property Core) eklendiği ekranlar karşılaşmaktayız. Bu ekranda hiçbir şey değiştirmeden Next ile devam ediyoruz (Şekil 6).
Şekil 6 Proje Oluşturma – 5
Sıradaki ekranda ise tasarımla alakalı kısıtlamaların belirlendiği dosyaların eklemek ya da yenisini oluşturmak mümkün olmaktadır. Bu aşamada herhangi bir ayar yapmayacağımız için Next diyerek devam ediyoruz (Şekil 7).
Şekil 7 Proje Oluşturma – 6
Açılan ekranda karşımıza parça seçim ekranı gelmektedir. Bu aşamada elimizdeki karta uygun ayarlamaların yapılması gerekmektedir. NEXYS4 kartı için gerekli seçimlere ait görüntü Şekil 8’de verilmiştir. Burada mevcut olan listeden xc7a100tcsg324-1 olarak adlandırılmış cihazı seçiyoruz.
Şekil 8 Proje Oluşturma – 7
Son olarak karşımıza projemiz ile ilgili özet bilgilerin yer aldığı ekran gelmektedir. Bu ekranı da Finish diyerek kapatıyoruz (Şekil 9).
Şekil 9 Proje Oluşturma – 8
Tüm bu basamakları sorunsuz bir şekilde tamamladığımızda karşımıza gelecek ekran Şekil 10’da verilmiştir.
Şekil 10 Proje Ekranının Genel Görüntüsü
Şu ana kadar olan adımlarda sadece boş bir proje oluşturduk. Bundan sonraki adımlarda ise projemize sıfırdan kaynak dosyaları oluşturacağız. Bunun için ilk olarak ekranın sol tarafında bulunan Project Manager bölmesinden Add Sources başlığını seçiyoruz (Şekil 11).
Şekil 2‑11 Dosya Ekleme-1
Karşımıza gelecek ekranda farklı amaçlar için seçenekler mevcut olmakla beraber bizi ilgilendiren seçenek Add or Create Design Source seçeneğidir. Diğer seçenekler yeni başlayanlar için bu aşamada önemli değildir. Seçim ekranına ait görüntü Şekil 12’de verilmiştir. Bu ekrandan Next seçeneği ile bir sonraki aşamaya geçiyoruz
Şekil 12 Dosya Ekleme-2
Karşımıza gelen ekranı daha önceki proje oluşturma aşamasında görmüştük. Aslında projeye ait kaynak dosyaları daha o ekranda iken de oluşturulabilirdi fakat tüm işleyişi göstermek adına o ekran atlanıp ayrıca nasıl dosya oluşturulacağından bahsedilmiştir. Bu ekranda Create File yazısını seçip devam ediyoruz (Şekil 13).
Şekil 13 Dosya Ekleme-3
Karşımıza çıkacak olan ufak pencerede oluşturacağımız dosyaya ait temel ayarlamaları yapıyoruz. File Type kısmından VHDL’i seçiyoruz. File Name kısmında ise oluşturacağımız dosyaya ait isimlendirmeyi yapıyoruz. Bu noktada isim verirken Türkçe’ye has ı,ş,ö,ç,ğ,ü gibi karakterleri kullanmamaya dikkat ediyoruz. Bir diğer önemli ayrıntı ise dosya isminde boşluk kullanılmaması gerektiğidir. Eğer birden fazla kelime içeren bir isim kullanılacaksa alt çizgi ( _ ) karakteri kullanılarak isimlendirme yapılabilir. Gerekli bilgileri girdikten sonra OK tuşuna basarak pencereyi kapatıyor ve Next tuşuna basarak sonraki aşamaya geçiyoruz (Şekil 14).
Şekil 14 Dosya Ekleme-4
Bu ekranda oluşturduğumuz dosyaya ait temel VHDL tanımlamalarının yapıldığı görülmektedir. Yeni başlayanlar için bu kısım şu anda bir şey ifade etmese de sitede ilerledikçe burada var olan tanımlamaların ne işe yaradığı anlaşılacaktır. O yüzden bu ekrana da OK diyerek sonraki aşamaya geçiyoruz. Bu örnekte dosya ismi olarak top_level ismi kullanılmıştır (Şekil 15).
Şekil 15 Dosya Ekleme-5
Son olarak tekrar proje ekranına döndüğümüzde oluşturduğumuz dosyanın Sources bölmesinde Design Sources başlığı altında gösterildiği görülmekte olacaktır. Şekil 16’da bu duruma ait görüntü verilmiş olup örnek dosya adı olarak top_level seçildiği unutulmamalıdır.
Şekil 16 Dosya Ekleme-6
Son olarak oluşturduğunuz dosyaya çift tıklarsanız, dosya içeriği ekranın sağ tarafında görüntülenecek ve Şekil 17’de verilen ekrana benzer bir ekran ile karşılaşılacaktır.
Şekil 17 Genel Görünüm
