Yazar: Mehmet Ali Çavuşlu
VHDL’de Sıralı Atama Sözdizimleri – PROCESS
Sıralı sözdizimleri, VHDL dilinde paralel işlemler için kullanılan sözdizimlerinden farklı olarak kullanılmalıdır. Bu nedenle VHDL dilinde sıralı sözdizimleri mimari içerisinde process sözdizimi kullanılarak tanımlanmaktadır. process için genel tanımlama aşağıda verilmiştir. process’lerin tasarlandıkları işleri yapabilmeleri için dışarıdan uygulanan bir tetikleme işaretine ihtiyaçları vardır. Bu tetikleme işareti herhangi bir sinyalin değişimi olabileceği gibi, harici bir kaynak tarafından üretilen bir işarette olabilir. process…
VHDL’de GENERATE İfadeleri
generate ifadesi, VHDL’de tekrarlanan lojikler eşitlikler veya component örneklerinde kullanılır. İki tip generate ifadesi mevcuttur : Bu ifadelerden if generate çok nadir kullanılır. Fakat for generate sıklıkla kullanılan bir ifadedir ve genel gösterimi aşağıda verilmiştir. Aşağıda verilen örnekte 4 bitlik std_logic_vector tipinde sinyal_1 sinyaline başlangıç değeri olarak “0001” atanmıştır. sinyal_2 sinyali de 5 bitlik std_logic_vector tipinde tanımlanmıştır. sinyal_2 sinyalinin en…
VHDL’de OTHERS Kullanımı, Seçilmiş Sinyal Atamaları ve Şartlı Sinyal Atamaları
OTHERS Kullanarak Sinyal Değeri Atama Bir sinyal değerinin belli bir kısmına aynı bitler yazılacaksa others kullanılarak bu işlem yapılabilmektedir. Aşağıda verilen tanımlamada sinyal_1 sinyalinin tüm bitlerine 0, sinyal_2 sinyalinin tüm bitlerine ise 1 atanmaktadır. Seçilmiş Sinyal Atama Seçilmiş sinyal ifadesi, seçim koşullarına uygun birkaç alternatif değerden bir sinyalin değer olarak atanmasında kullanılır. Genel tanımlama ifadesi aşağıdaki gibidir. Aşağıda verilen tanımlamada…
VHDL’de Basit Sinyal Atamaları
Basit sinyal atamaları lojik veya aritmetik ifadelerde kullanılır. Atama işlemine ait genel form aşağıda verilmiştir. <= operatörü VHDL’de atama operatörüdür. Aşağıdaki verilen örnekte bu operatörün kullanımını daha detaylı olarak göstermektedir. sinyal_sonuc sinyaline, sinyal_1 ve sinyal_2 sinyallerinin xor sonucunun sinyal_3 ile and işlemine tabi tutulmasında elde edilen sonuç atanmaktadır. Bu tanımlamada sinyal_sonuc ifadesi, bir bitlik sonucu içermektedir. VHDL’de aynı zamanda çoklu…
VHDL’de PACKAGE Kullanımı
package, VHDL dilinde tanımlanacak olan type, function gibi genel ifadeleri tanımlamada kullanılır. package iki temel bömlümden oluşur: Genel olarak paket dosyasında tanımlama işlemi aşağıdaki gibi yapışmaktadır. Örnek 1: Aşağıda örnek olarak oluşturulan benim_paketim.vhd VHDL paketi verilmiştir. benim_paketim paketi içerisinde tanımlama bölgesinde 6-7. Satırlarda bir bitlik std_logic tipinde r_giris_1, r_giris_2 sinyalleri, 8. satırda integer tipinde VERI_UZUNLUGU sabiti ve 9-10. satırlarda VERI_UZUNLUGU…
VHDL’de Procedure Kullanımı
Fonksiyonun aksine procedure VHDL dilinde tanımlanan diğer söz dizimlerini de kullanılabilmektedir. Fonksiyon gibi bir değer döndürmez. VHDL kodundaki pozisyonlarına (mimari veya process içerisinde) bağlı olarak eş zamanlı veya sıralı olarak gerçeklenebilmektedir. procedure modül içerisinde VHDL kodunun analizini kolaylaştırmaktadır. Çıkış parametrelerini kullanarak değişkenlerin sayılarını döndürebilir. Söz dizimi aşağıdaki gibidir : Aşağıda 4 bitlik tam toplayıcı devresinin procesdure kullanılarak gerçeklenmesi gösterilmiştir. Örnek…
VHDL’de Function Kullanımı
Fonksiyon hesaplama değerleri veya davranış tanımlaması için bir algoritmanın tanımlı olduğu alt programdır. Fonksiyonun önemli özelliği belirli bir tipe ait değerde dönüş sağlamasıdır. Fonksiyonun bu özelliği diğer alt program tiplerinden en önemli farkıdır. Aşağıda VHDL dilinde fonksiyon tanımlama sözdizimi verilmiştir. Aşağıda ayni_giris isimli fonksiyonda 4 bitlik giriş sinyallerinin bir biri ile aynı olması durumunda 1 aksi durumda 0 döndürülmektedir. ayni_giris…
VHDL’de GENERIC Kullanarak ENTITY Tanımlama
4 bitlik bir toplayıcı için art arda 4 adet tam toplayıcı devresinin birbirine bağlanması gerekmektedir. Eğer tasarlanan sistem 4 bitlik yerine artık 8 bitlik bir toplayıcı olarak kullanılacaksa bu sefer 8 adet tam toplayıcı devresinin birbirine bağlanması gerekmektedir. Bu sayı arttıkça kod içerisinde yapılacak değişikliklerin sayısı da artmaktadır (Şekil 1). Bu durumu kontrol altına alabilmek amacı ile VHDL dilinde parametrik…
VHDL’de Alt Devre Tanımlama – PORT MAP Kullanımı
VHDL varlığında, bir kaynak kod dosyası başka bir kaynak dosyası altında alt devre olarak kullanılabilir. VHDL dilinde alt devre component olarak adlandırılır. Giriş çıkış portlarından oluşan bileşenlerin tanımı, component tanımlamaya uygun olarak yapılmalıdır. Bu tanımlama, ana kod içerisinde tanımlama bölgesinde (architecture Behavioral of varlik_adi is ile begin arasında) veya package içerisinde tanımlanabilmektedir. Ana kod içerisinde alt devre aşağıdaki gibi tanımlanabilmektedir….
VHDL’de Veri Nesnesi Değerleri ve Numaraları
signal veri nesnesi devredeki tekli lojik sinyalleri (bit), çoklu lojik sinyalleri ve ikili sayıların gösteriminde kullanılır: constant ve variable veri nesnelerinde gösterimi signal ile aynı şekilde yapılmaktadır. Çoklu Veri Nesnesi Değer Atanması Aşağıda çoklu sinyal atamaları örnekleri gösterilmiştir. Bu gösterimlerin hepsi aynı atamayı ifade etmektedir.