Aşağıda VHDL dilinde wait until sözdizimi tanımı verilmiştir:
wait until koşul;
process içerisinde wait until söz dizimi kullanımı özel bir durumudur. Çünkü wait until kullanım durumunda hassasiyet listesi ihmal edilir.
Örnek 1: : Aşağıda verilen wait_until_ornek.vhd VHDL kodunda saat darbesi uygulaması gerçeklenmiştir. 21. satırda tanımlanan sözdizimi ile in_clk giriş portunda değişim meydana geldiğinde ve in_clk giriş portu değeri 0’dan 1’e değiştiğinde out_cikis çıkış portunun alacağı değer 3 farklı koşulda belirlenmektedir. Eğer in_giris_secme giriş port değeri ‘0’ ise out_cikis çıkış portuna in_giris_1 giriş portunun değeri atanmaktadır. Eğer in_giris_secme giriş port değeri ‘1’ ise out_cikis çıkış portuna in_giris_2 giriş portunun değeri atanmaktadır. in_giris_secme giriş port değeri ‘0’ ve ‘1’ haricinde başka değerler alması durumunda ise out_cikis çıkış portuna ‘0’ değeri atanmaktadır.
library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity wait_until_ornek is Port ( in_clk : in std_logic; in_giris_1 : in std_logic; in_giris_2 : in std_logic; in_giris_secme : in std_logic; out_cikis : out std_logic ); end wait_until_ornek; architecture Behavioral of wait_until_ornek is begin process begin wait until in_clk'event and in_clk = '1'; case in_giris_secme is when '0' => out_cikis <= in_giris_1; when '1' => out_cikis <= in_giris_2; when others => out_cikis <= '0'; end case; end process; end Behavioral;
