Örnek 1: Aşağıda signal veri nesnesi kullanılarak 8 bitlik giriş portu değerinde bulunan ‘1‘ bitlerinin sayısını çıkışa aktaran programı gerçeklemeyi amaçlayan bit_say_signal.vhd VHDL kodu verilmiştir. Kodda 17. satırda process hassasiyet listesinde in_giris girişi mevcuttur. Bunun anlamı in_giris giriş portunda meydana gelen değişikliklerde process aktif hale gelecektir. process‘in aktif olması ile birlikte 19. satırda tanımlanan varsayılan atama işlemi gerçekleştirlecektir ve r_sayac sinyalinin değeri 0 olacaktır. Daha sonra 21. satırda tanımlanan döngü aktif hale gelecektir. Döngünün aktif hale gelmesi ile birlikte n_i değişkeni 7’den 0’a doğru aşağıya doğru azalacaktır. Azalma işlemini her gerçekleşmesinde 22. satırda tanımlanan kontrol söz dizimi ile birlikte n_i değeri için in_giris değerinin ilgili n_i. bitinin ‘1’olup olmadığının kontrolü yapılmaktadır. Eğer kontrol söz dizimi doğru ise 24. satırda tanımlanan söz dizimi ile birlikte r_sayac sinyalinin değerinin 1 arttırılması beklenmektedir. Mimari içerisinde 29. satırda tanımlanan atama ifadesi ile in_giris giriş portunda bulunan ‘1’ bitlerinin sayısının varlık dışına aktarımının yapılması beklenmektedir.
library IEEE; use IEEE.STD_LOGIC_1164.all; entity bit_say_signal is port( in_giris : in std_logic_vector(0 to 7); out_sayac : out integer ); end bit_say_signal; architecture Behavioral of bit_say_signal is signal r_sayac : integer := 0; begin process(in_giris) begin r_sayac<= 0; for n_i in 7 downto 0 loop if in_giris(n_i) = '1' then r_sayac<= r_sayac + 1; end if; end loop; end process; out_sayac <= r_sayac; end Behavioral;
signal veri nesnesinin özelliği process’in sonlanmasıyla birlikte yeni değerini almasıdır. Bu nedenle in_giris giriş portunun değerinde ‘1’ biti olmaması durumunda sonuç her zaman sıfır olacaktır. Aksi durumda başlangıç değeri sıfır olarak atanmış olan r_sayac sinyali process’in aktif olması ile birlikte bir arttırılarak devam edecektir. bit_say_signal varlığına ait örnek girişlerin ürettiği sonuçlar Tablo 1’de verilmiştir ve Şekil 1’de benzetim çıktısı gösterilmiştir. Tablo 1’de verilen sonuçlarda:
1. adımda in_giris giriş portu değerinde bulunan ‘1’ bitinden dolayı değeri 0 olan r_sayac sinyalinin yeni değeri 1 olmuştur. Fakat bu giriş değeri için r_sayac sinyal değerinin 4 olması gerekmektedir. signal veri nesnesi process sonunda yeni değerini aldığı için sayaç artırım işlemi bir kere yapılmaktadır ve değeri 1 olmaktadır.
2. adımda in_giriş giriş portu değerinde bulunan ‘1’ bitinden dolayı değeri 1 olan r_sayac sinyalinin yeni değeri 2 olmuştur. Fakat bu giriş değeri için r_sayac sinyal değerinin 4 olması gerekmektedir. signal veri nesnesi process sonunda yeni değerini aldığı için sayaç artırım işlemi bir kere yapılmaktadır ve değeri 2 olmaktadır.
3. adımda in_giris giriş portu değerinde bulunan ‘1’ bitinden dolayı değeri 2 olan r_sayac sinyalinin yeni değeri 3 olmuştur. Fakat bu giriş değeri için r_sayac sinyal değerinin 6 olması gerekmektedir. signal veri nesnesi process sonunda yeni değerini aldığı için sayaç artırım işlemi bir kere yapılmaktadır ve değeri 3 olmaktadır.
4. adımda in_giris sinyali içerisinde bulunan ‘1’ bitinin bulunmamasından dolayı r_sayac sinyal değeri 0 olmaktadır. signal veri nesnesi process sonunda yeni değerini aldığı için 20. satırda tanımlanan atama işlemi gerçekleştirilmiştir.
5. adımda in_giris giriş portu değerinde bulunan ‘1’ bitinden dolayı değeri 0 olan r_sayac sinyalinin yeni değeri 1 olmuştur. Fakat bu giriş değeri için r_sayac sinyal değerinin 8 olması gerekmektedir. signal veri nesnesi process sonunda yeni değerini aldığı için sayaç artırım işlemi bir kere yapılmaktadır ve değeri 1 olmaktadır.
6. adımda in_giris giriş portu değerinde bulunan ‘1’ bitinden dolayı değeri 1 olan r_sayac sinyalinin yeni değeri 2 olmuştur. Fakat bu giriş değeri için r_sayac sinyal değerinin 4 olması gerekmektedir. signal veri nesnesi process sonunda yeni değerini aldığı için sayaç artırım işlemi bir kere yapılmaktadır ve değeri 2 olmaktadır.
7. adımda in_giris giriş portu değerinde bulunan ‘1’ bitinin bulunmamasından dolayı r_sayac sinyal değeri 0 olmaktadır. signal veri nesnesi process sonunda yeni değerini aldığı için 20. satırda tanımlanan atama işlemi gerçekleştirilmiştir.
8. adımda in_giris giriş portu değerinde bulunan ‘1’ bitinden dolayı değeri 0 olan r_sayac sinyalinin yeni değeri 1 olmuştur. Fakat bu giriş değeri için r_sayac sinyal değerinin 1 olması gerekmektedir. signal veri nesnesi process sonunda yeni değerini aldığı için sayaç artırım işlemi bir kere yapılmaktadır ve değeri 1 olmaktadır.
Tablo 1 ve Şekil 1’de gösterilen benzetim sonuçlarından da görüleceği üzere bit_say_signal.vhd VHDL kodu ile istenen amaca ulaşılamamıştır.
| in giriş | out_sayac | |
| 1 | “01010101” | 1 |
| 2 | “10100101” | 2 |
| 3 | “01011111” | 3 |
| 4 | “00000000” | 0 |
| 5 | “11111111” | 1 |
| 6 | “11000011” | 2 |
| 7 | “00000000” | 0 |
| 8 | “00011000” | 1 |
Şekil 1 bit_say_signal varlığı benzetim çıktısı
process içerisinde variable veri nesnesi tanımlama işlemi process ile process’e ait begin söz dizimi arasında yapılmalıdır. variable veri nesnesi tanımlamaya ilişkin söz dizimi aşağıdaki gibidir.
process_etiketi:process( sinyal_adi {, sinyal_adi})
variable degisken_adi : tip_adi;
begin
..
..
end processprocess_etiketi;
Örnek 2 : Örnek 1’de signal veri nesnesi kullanılarak giriş portu değerindeki ‘1’ bitlerini saymayı amaçlayan bit_say_signal.vhd VHDL kodu variable veri nesnesi kullanılarak bit_say_variable.vhd VHDL kodu aşağıda verilmiştir. Kodda 17. satırda process hassasiyet listesinde in_giris girişi mevcuttur. Bunun anlamı in_giris giriş portunda meydana gelen değişikliklerde process aktif hale gelecektir. process‘in aktif olması ile birlikte 22. satırda tanımlanan varsayılan atama işlemi gerçekleştirlecektir ve v_sayac sinyalinin değeri 0 olacaktır. variable veri nesnesinde atama işlemleri := operatörü ile yapılmaktadır. Daha sonra 23. satırda tanımlanan döngü aktif hale gelecektir. Döngünün aktif hale gelmesi ile birlikte n_i değişkeni 7’den 0’a doğru aşağıya doğru azalacaktır. Azalma işlemini her gerçekleşmesinde 24. satırda tanımlanan kontrol söz dizimi ile birlikte n_i değeri için in_giris değerinin ilgili bitinin ‘1’olup olmadığının kontrolü yapılmaktadır. Eğer kontrol söz dizimi doğru ise 25. satırda tanımlanan söz dizimi ile birlikte v_sayac değerinin 1 arttırılması beklenmektedir. Mimari içerisinde 29. satırda tanımlanan atama ifadesi ile sayaç değeri process dışına çıkarılmaktadır. 32. satırda tanımlanan ifade ile in_giris girişinde bulunan ‘1’ bitlerinin sayısının varlık dışına aktarımının yapılması beklenmektedir.
library IEEE; use IEEE.STD_LOGIC_1164.all; entity bit_say_variable is port ( in_giris : in std_logic_vector(0 to 7); out_sayac : out integer ); end bit_say_variable; architecture Behavioral of bit_say_variable is signal r_sayac : integer := 0; begin process(in_giris) variable v_sayac : integer := 0; begin v_sayac := 0; for n_i in 7 downto 0 loop if in_giris(n_i) = '1' then v_sayac := v_sayac + 1; end if; end loop; r_sayac <= v_sayac; end process; out_sayac <= r_sayac; end Behavioral;
variable veri nesnesinin özelliği işlemleri gecikme olmadan gerçekleştirmesidir. Bu nedenle in_giris giriş portu değerinde ‘1’ biti olmaması durumunda sonuç her zaman sıfır olacaktır. Aksi durumda başlangıç değeri sıfır olarak atanmış olan v_sayac variable değişkenin process’in aktif olması ile birlikte in_giris girişine ait ‘1’ bit değerlerini hızlıca saymaktadır. Aşağıda bit_say_variable varlığına ait örnek girişlerin ürettiği sonuçlar Tablo 2’de gösterilmiştir verilmiştir ve Şekil 2’de benzetim çıktısı gösterilmiştir. Tablo 2’de verilen sonuçlarda:
1. adımda in_giris giriş portu değerinde bulunan ‘1’ bitinden dolayı 23. satırda tanımlanan başlangıç değeri ataması ile 0 olan v_sayac değişkeninin yeni değeri 4 olmuştur. v_sayac değişken değerinin r_sayac sinyaline atanması ile değeri 4 olmaktadır ve bu değer out_cikis çıkış portuna aktarılmaktadır.
2. adımda in_giris giriş portu değerinde bulunan ‘1’ bitinden dolayı 23 satırda tanımlanan başlangıç değeri ataması ile 0 olan v_sayac değişkeninin yeni değeri 4 olmuştur. v_sayac değişken değerinin r_sayac sinyaline atanması ile değeri 4 olmaktadır ve bu değer out_cikis çıkış portuna aktarılmaktadır.
3. adımda in_giris giriş portu değerinde bulunan ‘1’ bitinden dolayı 23. satırda tanımlanan başlangıç değeri ataması ile 0 olan v_sayac değişkeninin yeni değeri 6 olmuştur. v_sayac değişken değerinin r_sayac sinyaline atanması ile değeri 6 olmaktadır ve bu değer out_cikis çıkış portuna aktarılmaktadır.
4. adımda in_giris giriş portu değerinde bulunan ‘1’ bitinin bulunmamasından dolayı 23. satırda tanımlanan başlangıç değeri ataması ile v_sayac sinyal değeri 0 olmaktadır. v_sayac değişken değerinin r_sayac sinyaline atanması ile değeri 0 olmaktadır ve bu değer out_cikis çıkış portuna aktarılmaktadır.
5. adımda in_giris giriş portu değerinde bulunan ‘1’ bitinden dolayı 23. satırda tanımlanan başlangıç değeri ataması ile 0 olan v_sayac değişkeninin yeni değeri 8 olmuştur. v_sayac değişken değerinin r_sayac sinyaline atanması ile değeri 8 olmaktadır ve bu değer out_cikis çıkış portuna aktarılmaktadır.
6. adımda in_giris giriş portu değerinde bulunan ‘1’ bitinden dolayı 23 satırda tanımlanan başlangıç değeri ataması ile 0 olan v_sayac değişkeninin yeni değeri 4 olmuştur. v_sayac değişken değerinin r_sayac sinyaline atanması ile değeri 4 olmaktadır ve bu değer out_cikis çıkış portuna aktarılmaktadır.
7. adımda in_giris giriş portu değerinde bulunan ‘1’ bitinin bulunmamasından dolayı 23. satırda tanımlanan başlangıç değeri ataması ile v_sayac sinyal değeri 0 olmaktadır. v_sayac değişken değerinin r_sayac sinyaline atanması ile değeri 0 olmaktadır ve bu değer out_cikis çıkış portuna aktarılmaktadır.
8. adımda in_giris giriş portu değerinde bulunan ‘1’ bitinden dolayı 23. satırda tanımlanan başlangıç değeri ataması ile 0 olan v_sayac değişkeninin yeni değeri 2 olmuştur. v_sayac değişken değerinin r_sayac sinyaline atanması ile değeri 2 olmaktadır ve bu değer out_cikis çıkış portuna aktarılmaktadır.
Tablo 2 ve Şekil 2’de gösterilen benzetim sonuçlarından da görüleceği üzere bit_say_variable.vhd VHDL kodu ile istenen amaca ulaşılmıştır.
| in_giris | out_sayac | |
| 1 | “01010101” | 4 |
| 2 | “10100101” | 4 |
| 3 | “01011111” | 6 |
| 4 | “00000000” | 0 |
| 5 | “11111111” | 8 |
| 6 | “11000011” | 4 |
| 7 | “00000000” | 0 |
| 8 | “00011000” | 2 |
Şekil 8‑4 bit_say_variable varlığı benzetim çıktısı
Örnek 1 ve Örnek 2’de verilen uygulamalarda signal ve variable veri nesneleri arasındaki kullanım farklılıkları göstermek amaçlanmıştır. Yine bu iki veri nesnesinin kullanım farklılıklarını göstermek amacıyla VE DEĞİL (NAND) mantıksal kapı uygulama örnekleri üzerinde durulacaktır.
Şekil 3’de VE DEĞİL (NAND) mantık devresi gösterimi verilmiştir. Tablo 3’de ise VE DEĞİL (NAND) mantık kapısına ilişkin doğruluk tablosu verilmiştir.
Şekil 4’de VE DEĞİL (NAND) kapısı kullanılarak gerçeklenmek istenen uygulama blok diyagramı verilmiştir. Şekil 4’den de görüleceği üzere in_giris portunun 0. biti ile 1. biti VE DEĞİL işlemine tabi tutulduktan sonra elde edilen sonuç değeri in_giris portunun 2. biti ile VE DEĞİL işlemine tabi tutulur. Benzer şekilde işlem sonucu in_giris portunun 3. biti ile VE DEĞİL işlemine tabi tutulur. in_giris giriş portunun tüm bitleri benzer işlemlere tabi tutularak çıkış değeri elde edilir.
Şekil 3 nand kapısı lojik devresi
| in_giris_1 | in_giris_2 | out_cikis |
| 0 | 0 | 1 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 0 |
Şekil 4 Örnek 3 ve Örnek 4 için uygulanacak VE DEĞİL lojik devresi
Örnek 3 : Şekil 4’de verilen VE DEĞİL lojik devresi problemini signal veri nesnesi kullanarak çözmeyi amaçlayan nand_kapi_signal.vhd VHDL kodu aşağıda verilmiştir.
Kodda 19. satırda hassasiyet listesinde in_giris giriş portu mevcuttur. Bunun anlamı in_giris giriş portunda meydana gelen değişikliklerde process aktif hale gelecektir ve 23. satırda tanımlanan atama işlemi gerçekleşmektedir. Daha sonra 24. satırda tanımlanan n_i değişkeni ile tanımlanmış döngü aktif hale gelecektir. Döngü 1’den 7’e doğru artarken her n_i değeri için 25. Satırda tanımlanan in_giris değerinin ilgili biti ile r_nand_sonuc sinyali ile VE işlemine tabi tutulmakta ve elde edilen sonucun tersi tekrar r_nand_sonuc sinyaline atanmaktadır. Mimari içerisinde 17. satırda tanımlanan atama ifadesi ile in_giris giriş portu değerinde bulunan bitlerinin VE DEĞİL işlemi sonucunun varlık dışına aktarılması beklenmektedir.
library IEEE; use IEEE.STD_LOGIC_1164.all; entity nand_kapi_signal is port( in_giris : in std_logic_vector(7 downto 0); out_cikis : out std_logic ); end nand_kapi_signal; architecture Behavioral of nand_kapi_signal is signal r_nand_sonuc : std_logic := '0'; begin out_cikis <= r_nand_sonuc; process(in_giris) variable v_nand_sonuc : std_logic := '0'; begin r_nand_sonuc <= in_giris(0); for n_i in 1 to 7 loop r_nand_sonuc <= not(r_nand_sonuc and in_giris(n_i)); end loop; end process; end Behavioral;
process’in aktif olması ile birlikte signal veri nesnesinin değerini process’in bitimi ile almasından dolayı r_nand_sonuc sinyalinin yeni değeri r_nand_sonuc <= not(r_nand_sonuc and in_giris(7)) söz dizimi ifadesi ile elde edilmektedir. in_giris(7) bit değeri Tablo 4’da italik gösterilmiştir.
Tablo 8‑6’da nand_kapi_signal varlığına ait örnek girişlerin ürettiği sonuçlar gösterilmiştir. Şekil 5’de benzetim çıktısı verilmiştir. Tablo 4’de verilen sonuçlarda:
1. adımda signal veri nesnesinin değerini process’in sonunda almasından dolayı in_giris sinyalinin en anlamlı biti ile r_nand_sonuc sinyali VE işlemi sonucunun tersi tekrar r_nand_sonuc sinyaline atanmaktadır ve bu değer ‘1’ olmaktadır. r_nand_sonuc sinyalinin out_cikis portuna atanmasıyla sonuç varlık dışına aktarılmaktadır.
2. adımda signal veri nesnesinin değerini process’in sonunda almasından dolayı in_giris sinyalinin en anlamlı biti ile 1. adımda elde edilen r_nand_sonuc sinyali VE işlemi sonucunun tersi tekrar r_nand_sonuc sinyaline atanmaktadır ve bu değer ‘1’ olmaktadır. r_nand_sonuc sinyalinin out_cikis portuna atanmasıyla sonuç varlık dışına aktarılmaktadır.
3. adımda signal veri nesnesinin değerini process’in sonunda almasından dolayı in_giris sinyalinin en anlamlı biti ile 2 adımda elde edilen r_nand_sonuc sinyali VE işlemi sonucunun tersi tekrar r_nand_sonuc sinyaline atanmaktadır ve bu değer ‘0’ olmaktadır. r_nand_sonuc sinyalinin out_cikis portuna atanmasıyla sonuç varlık dışına aktarılmaktadır.
4. adımda signal veri nesnesinin değerini process’in sonunda almasından dolayı in_giris sinyalinin en anlamlı biti ile 3. adımda elde edilen r_nand_sonuc sinyali VE işlemi sonucunun tersi tekrar r_nand_sonuc sinyaline atanmaktadır ve bu değer ‘1’ olmaktadır. r_nand_sonuc sinyalinin out_cikis portuna atanmasıyla sonuç varlık dışına aktarılmaktadır.
5. adımda signal veri nesnesinin değerini process’in sonunda almasından dolayı in_giris sinyalinin en anlamlı biti ile 4. adımda elde edilen r_nand_sonuc sinyali VE işlemi sonucunun tersi tekrar r_nand_sonuc sinyaline atanmaktadır ve bu değer ‘1’ olmaktadır. r_nand_sonuc sinyalinin out_cikis portuna atanmasıyla sonuç varlık dışına aktarılmaktadır.
6. adımda signal veri nesnesinin değerini process’in sonunda almasından dolayı in_giris sinyalinin en anlamlı biti ile 5. adımda elde edilen r_nand_sonuc sinyali VE işlemi sonucunun tersi tekrar r_nand_sonuc sinyaline atanmaktadır ve bu değer ‘0’ olmaktadır. r_nand_sonuc sinyalinin out_cikis portuna atanmasıyla sonuç varlık dışına aktarılmaktadır.
| in_giris | out_cikis | ||
| 1 | “10101010″ | not(‘0’ and ‘1’) | 1 |
| 2 | “00000000″ | not(‘1’ and ‘0’) | 1 |
| 3 | “10000000″ | not(‘1’ and ‘1’) | 0 |
| 4 | “01111111″ | not(‘0’ and ‘0’) | 1 |
| 5 | “00000000″ | not(‘1’ and ‘0’) | 1 |
| 6 | “10101111″ | not(‘1’ and ‘1’) | 0 |
1. adımda verilen giriş değeri için döngü içerisinde her adımda r_nand_sonuc sinyalinin alacağı değer ve out_cikis çıkış portuna aktarılacak değerler aşağıdaki gibi elde edilmektedir.
1. r_nand_sonuc <= in_giris(0) <= ‘0’;
2. r_nand_sonuc <= not(r_nand_sonuc and in_giris(1))
<= not(‘0’ and ‘1’) <= ‘1’;
3. r_nand_sonuc <= not(r_nand_sonuc and in_giris(2))
<= not(‘1’ and ‘0’) <= ‘1’;
4. r_nand_sonuc <= not(r_nand_sonuc and in_giris(3))
<= not(‘1’ and ‘1’) <= ‘0’;
5. r_nand_sonuc <= not(r_nand_sonuc and in_giris(4))
<= not(‘0’ and ‘0’) <= ‘1’;
6. r_nand_sonuc <= not(r_nand_sonuc and in_giris(5))
<= not(‘1’ and ‘1’) <= ‘0’;
7. r_nand_sonuc <= not(r_nand_sonuc and in_giris(6))
<= not(‘0’ and ‘0’) <= ‘1’;
8. r_nand_sonuc <= not(r_nand_sonuc and in_giris(7))
<= not(‘1’ and ‘1’) <= ‘0’;
out_cikis <= r_nand_sonuc<= ‘0’;
Yukarıda yapılan açıklama ile birlikte Tablo 4’ ve Şekil 5’de gösterilen benzetim sonuçlarından da görüleceği üzere nand_kapi_signal.vhd VHDL kodu ile istenen amaca ulaşılamamıştır.
Şekil 5 nand_kapi_signal varlığı benzetim çıktısı
Örnek 4 : Şekil 4’de verilen VE DEĞİL lojik devresi problemini variable veri nesnesi kullanarak çözmeyi amaçlayan nand_kapi_variable.vhd VHDL kodu aşağıda verilmiştir.
Kodda 19. satırda hassasiyet listesinde in_giris girişi mevcuttur. Bunun anlamı in_giris değerinde meydana gelen değişikliklerde process aktif hale gelecektir ve 23. satırda tanımlanan atama işlemi gerçekleşmektedir. Daha sonra 24. satırda tanımlanan n_i değişkeni ile tanımlanmış döngü aktif hale gelecektir. Döngü 1’den 7’e doğru artarken her n_i değeri için 25. satırda tanımlanan in_giris değerinin ilgili biti ile v_nand_sonuc değişkenini ile VE işlemine tabi tutulmakta ve elde edilen sonucun tersi tekrar v_nand_sonuc değişkenine atanmaktadır. 27. satırda tanımlanan atama ifadesi ile birlikte v_nand_sonuc değişkeninde tutulan sonuç değeri process dışına aktarılır. Mimari içerisinde 17. satırda tanımlanan atama ifadesi ile in_giris girişinde bulunan bitlerinin VE DEĞİL işlemi sonucunun varlık dışına aktarılması beklenmektedir.
library IEEE; use IEEE.STD_LOGIC_1164.all; entity nand_kapi_variable is port ( in_giris : in std_logic_vector(7 downto 0); out_cikis : out std_logic ); end nand_kapi_variable; architecture Behavioral of nand_kapi_variable is signal r_nand_sonuc : std_logic := '0'; begin out_cikis <= r_nand_sonuc; process(in_giris) variable v_nand_sonuc : std_logic := '0'; begin v_nand_sonuc := in_giris(0); for n_i in 1 to 7 loop v_nand_sonuc := not(v_nand_sonuc and in_giris(n_i)); end loop; r_nand_sonuc <= v_nand_sonuc; end process; end Behavioral;
variable veri nesnesinin yeni değerini gecikme olmadan alması nedeniyle nand_kapi_variable.vhd VHDL kodu doğru sonuç üretmektedir. Tablo 5’de uygulamaya ait örnek girişlere ait sonuçlar verilmiştir. Şekil 6’da nand_kapi_variable varlığına ait benzetim çıktısı gösterilmektedir. Tablo 5 ve Şekil 6’dan da görüleceği üzere variable veri nesnesi kullanılarak istenen amaca ulaşılmıştır.
| in_giris | out_cikis | |
| 1 | “10101010” | 0 |
| 2 | “00000000” | 1 |
| 3 | “10000000” | 0 |
| 4 | “01111111” | 1 |
| 5 | “00000000” | 1 |
| 6 | “10101111” | 0 |
Şekil 6 nand_kapi_variable varlığı benzetim çıktısı
